完整的DesignWare Die-to-Die控制器和PHY IP核解決方案可大幅提升性能，從而在高性能計算、AI和網(wǎng)絡(luò)SoC中實現(xiàn)裸晶芯片間的高效連接
加利福尼亞州山景城2021年6月10日 /美通社/ --
本公告要點：
新思科技（Synopsys, Inc.，納斯達(dá)克股票代碼：SNPS）近日宣布推出全新的DesignWare® Die-to-Die控制器IP核，與公司現(xiàn)有的112G USR/XSR PHY IP核共同實現(xiàn)完整的die-to-die IP解決方案。該完整的IP解決方案可為開發(fā)者提供低延遲、高帶寬的die-to-die連接，以滿足高性能計算、人工智能（AI）和網(wǎng)絡(luò)SoC對更大工作量和更快速數(shù)據(jù)傳送的需求。DesignWare Die-to-Die控制器和PHY IP核是新思科技多裸晶芯片解決方案的一部分，由HBM IP和3DIC Compiler組成，可加速需要先進(jìn)封裝的SoC設(shè)計。
Arm基礎(chǔ)架構(gòu)業(yè)務(wù)部產(chǎn)品管理總監(jiān)Jeff Defilippi表示：“互連技術(shù)對于下一代高性能、定制化的基礎(chǔ)架構(gòu)SoC越來越重要。新思科技DesignWare Die-to-Die控制器具有針對AMBA CXS的低延遲性和原生支持，可與Arm Coherent Mesh Network實現(xiàn)便捷集成，為我們的共同客戶提供多芯片IP解決方案，為下一代基礎(chǔ)架構(gòu)計算提供所需的更高擴(kuò)展性能和可操作選項。”
DesignWare Die-to-Die控制器具有錯誤校正機(jī)制，如可選的前向錯誤校正和循環(huán)冗余校驗，以實現(xiàn)更高的數(shù)據(jù)完整性和鏈路可靠性。DesignWare Die-to-Die控制器的靈活配置支持AMBA® CXS和AXI協(xié)議，可實現(xiàn)相干和非相干的數(shù)據(jù)通信，從而輕松集成到基于Arm的SoC和其他高性能SoC中。DesignWare Die-to-Die控制器支持高達(dá)1.8Tb/s PHY帶寬，可實現(xiàn)強(qiáng)大的die-to-die連接以滿足SoC對高性能計算的需求。
新思科技IP營銷和戰(zhàn)略高級副總裁John Koeter表示：“裸片拆分和分解的趨勢下，需要超短和特短距離鏈接，以實現(xiàn)裸晶芯片之間的高數(shù)據(jù)速率連接。新思科技的完整DesignWare Die-to-Die IP解決方案提供超低延遲控制器和高性能PHY，已被多家客戶所采用，協(xié)助開發(fā)者放心地將高質(zhì)量IP集成到多裸晶芯片SoC中，同時最大限度地降低集成風(fēng)險?！?/p>
新思科技廣泛的DesignWare IP核組合包括邏輯庫、嵌入式存儲器、IO、PVT監(jiān)視器、嵌入式測試、模擬IP、接口IP、安全I(xiàn)P、嵌入式處理器和子系統(tǒng)。為加速原型設(shè)計、軟件開發(fā)以及將IP核整合進(jìn)芯片，新思科技IP Accelerated計劃提供IP原型設(shè)計套件、IP軟件開發(fā)套件和IP核子系統(tǒng)。我們對IP質(zhì)量的廣泛投資、全面的技術(shù)支持可使設(shè)計人員降低整合風(fēng)險，并加快上市時間。了解更多信息，請訪問https://www.synopsys.com/designware。
供貨情況和資源
DesignWare Die-to-Die控制器IP現(xiàn)已向早期采用者提供。新思科技DesignWare Die-to-Die USR/XSR PHY IP核現(xiàn)已推出適用于12nm、7nm和5nm工藝的產(chǎn)品，并已計劃推出3nm工藝產(chǎn)品。適用于7nm和5nm工藝的HBI PHY IP核現(xiàn)已提供。
有關(guān)更多信息，請訪問DesignWare Die-to-Die IP頁面。
