新增高級功能，以節(jié)省面積、降低功耗和提高性能
要點
- 中芯國際新款40納米 Reference Flow5.1結合了先進的Cadence CCOpt和GigaOpt工藝以及Tempus 時序簽收解決方案
- 新款RTL-to-GDSII數字流程支持Cadence的分層低功耗流程和最新版本的通用功率格式（CPF）
加州圣荷塞2013年9月4日電 /美通社/ -- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司（NASDAQ: CDNS) 與中芯國際集成電路制造有限公司（“中芯國際”，紐約證券交易所：SMI，香
港聯交所：981），中國內地規(guī)模較大、技術先進的集成電路晶圓代工企業(yè)今日共同宣布中芯國際已采用Cadence® 數字工具流程，應用于其新款SMIC Reference Flow 5.1，一款為低功耗設計的完整的RTL-GDSII 數字流程。Cadence流程結合了先進功能，以幫助客戶為40納米芯片設計提高功率、性能和面積。流程中使用的Cadence工具有：RTL Compiler、Encounter® Digital Implementation System、Encounter Conformal® Low Power; Cadence QRC Extraction; TempusTM Timing Signoff Solution、Encounter Power System、Physical Verification System和Cadence CMP Predictor。
SMIC新款Reference Flow 5.1支持Cadence時鐘同步優(yōu)化技術（CCOpt），這是Cadence Encounter®數字實現系統(tǒng)的關鍵特征。其認證過程顯示：與傳統(tǒng)的時鐘樹綜合方案相比，CCOpt能夠在SMIC 40納米流程上降低14%的功耗、節(jié)省11%的面積、提高4%的性能。
其他優(yōu)勢包括對以下各項的支持：
- Cadence的層次化低功耗數字流程，結合了最新版本的流行功率格式CPF2.0。
- Cadence的物理驗證系統(tǒng)（PVS），包括中芯國際的首個使用Cadence PVS的在線40納米DRC/LVS 驗證規(guī)則文件，以及SMIC首個40納米的Dummy Fill規(guī)則文件。
- GigaOpt技術，進行了RTL-to-GDSII的核心優(yōu)化。
“我們與Cadence緊密合作以確保我們雙方的客戶都能充滿信心地使用最新的Cadence數字工具，從而推進中芯國際40納米制程芯片的制造?！敝行緡H設計服務中心資深副總裁湯天申表示，“該新參考流程為我們的客戶提供了先進的工藝，提高了諸如功率、性能和面積等關鍵指標?！?/p>
“中芯國際的Reference Flow 5.1為我們的客戶提供了一個如何在較大限度提升芯片質量的同時，有效地從設計過渡到生產的清晰指南?！盋adence戰(zhàn)略總監(jiān)兼數字和簽收集團高級副總裁徐季平博士表示：“由于芯片設計固有的復雜性仍在發(fā)展，Cadence將繼續(xù)與中芯國際加強合作，為客戶提供強大的自動化工具，助其取得商業(yè)成功?！?/p>
